Statégie de synthèse

Première partie : Vision globale du monde de la microélectronique (2h - Cours magistral)

• Introduction à la microélectronique

• • Principes de base et rôle dans l’industrie électronique.
  • Évolution historique et avancées technologiques.

• Présentation des matériaux et composants clés

• • Wafer : fabrication et rôle dans la conception des circuits.
  • Masques et boîtiers : processus de fabrication et impact sur les performances.
  • Types de circuits intégrés : analogiques, numériques, mixtes (exemples et applications).

• Présentation des structures et contraintes de base du VHDL
• Présentation du projet

Deuxième partie : Introduction et approfondissement du langage VHDL (TP – 3 sessions de 4h)

TP1 – Introduction aux structures de base (4h)

• Compréhension et modélisation de composants clés (RAM, ROM, DSP…).
• Utilisation des structures génériques (génériques, constantes, bus complexes).

TP2 – Simulation et implémentation (4h)

• Création et validation d’un Testbench.
• Simulation et debugging des circuits numériques.
• Introduction aux notions de timing (Setup/Hold) et contraintes associées.

TP3 – Synthèse et optimisation (4h)

• Processus de synthèse et routage sur FPGA/ASIC.
• Analyse des performances et stratégies d’optimisation.
• Tradeoff puissance/performance/cible : découpage, parallélisation, mutualisation des ressources.

Troisième partie : Notion de timing, métastabilité et asynchronisme ( 2h - Cours magistral; TP – 1sessions de 4h)

TP4 – Timing, métastabilité et asynchronisme (4h)

• Les contraintes de flux de données et les asynchronismes
• Les notions de violations de timing et métastabilité
• Les techniques pour gérer les asynchronismes